SV中怎么定义一个memory代码

在SystemVerilog中，可以使用`reg`或`logic`类型数据声明一个memory。memory是一种多维数组，每个元素都可以存储一个或多个数据。下面是一个简单的例子，展示如何定义一个4行8列的memory：

module memory_example;
  reg [7:0] mem[0:3][0:7]; //定义一个4行8列的memory
  initial begin
    mem[0][0] = 8'h01;
    mem[1][1] = 8'h02;
    mem[2][2] = 8'h03;
    mem[3][3] = 8'h04;
    $display("mem[0][0] = %h", mem[0][0]); //输出结果为01
    $display("mem[1][1] = %h", mem[1][1]); //输出结果为02
    $display("mem[2][2] = %h", mem[2][2]); //输出结果为03
    $display("mem[3][3] = %h", mem[3][3]); //输出结果为04
  end
endmodule

在上面的例子中，`mem`是一个4行8列的memory，每个元素都是一个8位宽度的寄存器。在初始化阶段，我们使用索引来访问memory中的特定元素，并将其设置为一个固定值。然后，我们使用`$display`函数来输出每个元素的值。注意，这里的索引是从0开始的，因此`mem[0][0]`表示第一行第一列的元素，`mem[1][1]`表示第二行第二列的元素，以此类推。