system verilog中$past

在System Verilog中，`$past`是一个系统任务，用于获取过去某个时间点的信号值。它主要用于测试目的，尤其是在模拟仿真环境中，可以帮助开发者检查电路的历史状态。当你对一个信号使用`$past`时，它会返回该信号在过去某次仿真事件（例如周期边界、特定时间戳或事件触发）的值。例如：

logic input;
event trigger;

always @(posedge clk) begin
   // 某些操作...
   $past(input); // 获取上一个时钟周期输入signal的值
   #5;          // 等待一段时间
   if (input == 1) begin
      trigger = 1'b1; // 触发一个事件
   end
end

initial begin
   $monitor("%t: Input value is %b", $time, $past(input)); // 监视并打印input的历史值
   forever begin
      #10; // 模拟环境等待10纳秒
      if ($triggered(trigger)) begin
         // 处理触发事件
      end
   end
end