Verilog中$是什么意思

在 Verilog 中，$ 符号通常表示系统任务(system task)或系统函数(system function)。这些任务和函数是Verilog中预定义的，并且可以直接调用，无需声明或定义。这些任务和函数通常用于仿真、调试和测试，例如 $display 用于打印输出信息，$monitor 用于监视信号值的变化等等。在 Verilog 中，$ 符号后面跟着名称和参数列表，以调用相应的系统任务或函数。例如：

$display("Hello, World!"); // 调用 $display 系统任务，输出 "Hello, World!"

需要注意的是，$ 符号只能在模块的 procedural block (always, initial, task, function) 内使用，不能在 module declaration 或 continuous assignment 中使用。