testbench 设计一个数字秒表，其计时范围从000.0-999.9秒，使用四位数码管显示。复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，秒表就清零。具有启停开关，即按一下启停开关，启动计数器开始计时，再按一下启停开关则停止计时。再按一下启停开关从上次停止的时间继续计时，如此反复。

好的，以下是一个Verilog语言实现数字秒表的代码：

module stopwatch(
  input clk, // 时钟信号
  input rst, // 复位信号
  input start_stop, // 启停信号
  output reg [3:0] seg, // 数码管段选信号
  output reg [3:0] anode // 数码管阳极信号
);

reg [11:0] counter; // 计数器，用于计时
reg [11:0] hold; // 暂停计时时记录的计数器值
reg [1:0] state; // 状态机状态，0: 停止, 1: 计时, 2: 暂停

assign seg = counter[11:8]; // 数码管显示的数字
assign anode = 4'b1110; // 显示在第一个数码管

always @(posedge clk) begin
  if (rst) begin // 复位信号触发计数器清零
    counter <= 12'b0000_0000_0000;
    hold <= 12'b0000_0000_0000;
    state <= 2'b00;
  end else if (start_stop) begin // 启停信号触发状态转换
    case (state)
      2'b00: begin // 停止状态
        counter <= 12'b0000_0000_0000; // 计数器清零
        state <= 2'b01; // 进入计时状态
      end
      2'b01: begin // 计时状态
        hold <= counter; // 记录当前计数器值
        state <= 2'b10; // 进入暂停状态
      end
      2'b10: begin // 暂停状态
        counter <= hold; // 恢复上次记录的计数器值
        state <= 2'b01; // 进入计时状态
      end
    endcase
  end else begin // 时钟信号触发计时器计数
    if (state == 2'b01) begin // 计时状态
      counter <= counter + 1;
      if (counter == 12'd9999) begin // 计数器超出范围
        counter <= 12'b0000_0000_0000; // 计数器清零
        state <= 2'b00; // 进入停止状态
      end
    end 
  end
end

endmodule

这个模块使用了一个计数器来计时，同时使用一个状态机来控制启停和暂停操作。当复位信号触发时，计数器清零，状态机进入停止状态。当启停信号触发时，状态机根据当前状态进行状态转换。在计时状态下，每秒计数器加1，如果计数器超出范围，则计数器清零，状态机进入停止状态。在暂停状态下，计数器暂停计数，并记录当前计数器的值，以便在继续计时时恢复。数码管显示的数字来自计数器的高4位，始终显示在第一个数码管上。