请用FC写一个功能块，判断一个字中有多少位为1？输入一个字，输出1的个数SCL

在Field-Programmable Gate Array (FPGA) 设计中，使用Verilog HDL语言编写函数库（Function Block，简称FB）是非常常见的。这里我们可以创建一个名为`countSetBits`的功能块，用于计算输入的二进制字符串中1的个数。以下是这个功能块的基本实现：

// 定义模块名为 countSetBits
module countSetBits(
    // 输入端口
    input [31:0] in_word,   // 输入字（假设最大32位）
    // 输出端口
    output reg SCL         // 1的个数，即Set Count Length
);

// 内部计数逻辑
always @(posedge clk) begin
    if (!resetn) begin
        SCL <= 0;  // 当复位信号有效时清零计数
    end else if (in_word[31]) begin
        SCL <= SCL + 1;  // 每个高位为1，计数加1
    end
end

// 主触发信号，一般由外部系统提供
input clk;
input resetn;

endmodule

在这个FB中，我们假设有一个时钟(clk)和复位信号(resetn)，输入端口`in_word`接收32位的二进制数据，输出端口`SCL`存储结果。每当有新数据输入并且最低位为1时，计数器会递增。