SystemVerilog 二维数组 合并数组

SystemVerilog中的二维数组和合并数组有以下特点：

合并数组是指在变量名前面放置大小，并且大小以降序排列。例如，bit [3:0 [7:0 arrys表示一个合并数组，它有3个元素，每个元素都是8位。合并数组可以用于以字节或字为单位对存储单元进行操作，并且可以使用@来引用合并数组中的元素作为敏感信号。表示一个二维数组，它有8行和4列。二维数组只能是非合并数组，不能进行合并操作。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* [IC学习笔记：04.SystemVerilog中的数组维度，$size()函数以及解释填充数组和非填充数组定义的区别](https://blog.csdn.net/weixin_56245975/article/details/122417255)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
- *2* *3* [SystemVerilog: 动态数组](https://blog.csdn.net/chenxy_bwave/article/details/120526790)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
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