verilog 寄存器移位

以下是一个使用Verilog实现的8位移位寄存器的示例，它可以根据控制信号 shift_left 和 shift_right 控制移位的方向，输入数据 data_in 被存储在寄存器中或者根据控制信号向左或向右移位，输出数据 data_out 是寄存器的当前内容：

module shift_register(clk, reset, shift_left, shift_right, data_in, data_out);
    input clk, reset, shift_left, shift_right;
    input [7:0] data_in;
    output [7:0] data_out;
    reg [7:0] reg_data;

    always @(posedge clk or posedge reset) begin
        if (reset) begin
            reg_data <= 8'b0;
        end else begin
            if (shift_left) begin
                reg_data <= {reg_data[6:0], data_in};
            end else if (shift_right) begin
                reg_data <= {data_in, reg_data[7:1]};
            end else begin
                reg_data <= data_in;
            end
        end
    end

    assign data_out = reg_data;
endmodule