使用makefile调用verilog compile sim时自动寻找文件夹下的所有include文件夹并添加为包含文件

Makefile是一种在Unix/Linux或其他支持的系统中使用的自动化构建工具，用于管理源代码文件的编译、链接等过程。当你需要在Verilog设计中自动查找并包含指定文件夹下的所有`*.v`或`*.sv`（SystemVerilog）的头文件(`*.vh`, `.svh`)时，可以在Makefile中设置适当的规则。

首先，你需要确保Makefile有以下基本结构：

# Makefile 示例
VFILES := $(wildcard *.v) # 找到当前目录下所有的.v文件
SVFILES := $(wildcard *.sv)

# 添加对系统Verilog的支持，如果有的话
ifeq ($(findstring .sv,$(wildcard *.sv)),.)
  SVFILES += $(wildcard *.svh)
endif

# 设置目标（编译）
SIM_TARGET := my_simulation # 根据实际程序名替换

all: $(SIM_TARGET)

$(SIM_TARGET): %.bin : %.v $(VFILES) $(SVFILES)
	iverilog -o $@ $^ +incdir+=$(PWD)/include # 这里假设include文件夹就在当前目录
	# 可能还需要运行模型仿真命令，如：
	./$@

clean:
	rm -f $(SIM_TARGET) *.bin *.log

在这个例子中，`$(wildcard *.v)` 和 `$(wildcard *.sv)` 使用了`wildcard`函数来查找特定类型的文件，并将它们收集到变量`VFILES`和`SVFILES`中。然后在`$(SIM_TARGET)`依赖项中，通过`+incdir+=$(PWD)/include`选项告诉Icarus Verilog编译器从`include`文件夹中搜索头文件。