用verilog写2位半加器用向量表示

在Verilog语言中编写一个2位半加器（Half Adder），通常会使用组合逻辑描述，因为它是一个无状态的电路，不需要存储过程。下面是一个简单的2位半加器的Verilog代码示例，使用向量来表示输入和输出：

module half_adder (
    input [1:0] A,       // 输入A的两个比特
    input [1:0] B,       // 输入B的两个比特
    output reg [1:0] Sum,  // 和Sum的结果
    output reg C         // 进位C的结果
);

// 半加器函数，将A、B相加并返回Sum和Carry
always @* begin
    Sum[0] = A[0] ^ B[0];   // 低位相加
    Sum[1] = (A[0] & B[0]) | (A[1] ^ B[1]);   // 高位相加，考虑低位进位

    // 计算进位
    if ((A[0] ^ B[0]) == 1'b1)     // 如果低位有进位
        C = A[1] & B[1];           // 则高地位进位为高位两数的与
    else
        C = 0;                     // 否则高位无进位
end

endmodule

在这个代码中，`^`运算符用于异或操作，`&`用于按位与操作。`reg`关键字用于声明Sum和C为寄存器，以便保存结果。