verilog捕捉上升下降沿

Verilog是一种硬件描述语言(HDL)，用于设计和验证数字电路系统。在Verilog中，你可以使用敏感列表(sensitivity list)来捕获信号的上升沿( Rising Edge)和下降沿(Falling Edge)。这是通过`posedge`和`negedge`关键字来实现的。

例如，如果你有一个名为`input_signal`的输入信号，你想在它发生上升沿时执行某个任务，你可以这样做：

always @(posedge input_signal) begin
    // 这里是当input_signal上升沿到来时执行的代码
end

同样地，如果你想捕获下降沿：

always @(negedge input_signal) begin
    // 这里是当input_signal下降沿到来时执行的代码
end