verilog 双沿触发

Verilog是一种硬件描述语言(HDL)，用于设计和描述数字电路的行为。双沿触发器（Edge Triggered Flip-Flop），简称为边沿触发器，是一种特殊的存储单元，在Verilog中通常由`posedge`（上升沿）和`negedge`（下降沿）两个关键字控制。当输入信号的正边缘到来时（即电压从低变高），触发器的状态会在下一个时钟周期更新；同样，当输入信号的负边缘到来时（即电压从高变低），状态也会更新。这种特性使得双沿触发器在捕捉外部事件变化时非常有用，比如在时钟同步系统中。

例如，你可以这样定义一个基本的D型双沿触发器：

always @(posedge clk or negedge rst) begin
    if (!rst) // 确保在复位期间保持数据不变
        data <= data;
    else
        data <= input; // 当时钟上升沿到来并且不是复位，新的数据会被保存
end