触发一下是0再触发变成1，怎么实现？

要实现在Verilog设计中触发单脉冲发生器，当你检测到输入信号从0变为1（上升沿）时，可以使用always @(*)语句结合与非门来实现。以下是一个简单的示例：

module single_pulse_generator(input wire input_signal, // 输入信号
                            output reg pulse_output); // 输出单脉冲

// 当input_signal从0变为1时，置位pulse_output
always @(posedge input_signal) begin
    if (input_signal == 1 && !pulse_output) // 初始状态下，只有上升沿才会触发
        pulse_output <= 1; // 设置脉冲输出为高电平
end

// 如果需要清零，可以在适当的时机添加一个下降沿检测逻辑
// always @(negedge input_signal) begin
//     if (input_signal == 0 && pulse_output)
//         pulse_output <= 0; // 清零脉冲输出
// end

endmodule

在这个模块中，`posedge input_signal`表示对input_signal的正向边沿敏感。每当input_signal从0变为1时，内部逻辑会将`pulse_output`置为1，形成一个单脉冲。

需要注意的是，Verilog的触发器通常是针对单一时钟边缘（如上例中的上升沿），如果你需要双向触发或多时钟触发，通常需要更复杂的电路设计或者利用硬件资源如FPGA中的同步触发器或寄存器组合。