双d触发器74ls74实验

### 74LS74双D触发器实验报告与教程

#### 实验目标
掌握74LS74双D触发器的工作原理及其基本应用，理解其在数字电路中的作用。

#### 工作原理
74LS74是一种双D型正沿触发的边沿触发器IC。这种器件具有两个独立的数据输入(D)，时钟输入(CLK)，置位(SR)和复位(RB)端口以及一对Q和/Q输出。当有时钟脉冲上升沿到达时，如果SR和RB都处于低电平，则数据从D端传输到Q端；若SR为高而RB保持低，则无论CLK如何变化都会使Q变为高阻态；反之亦然[^4]。

#### 应用实例——构建单向移位寄存器
为了展示74LS74的实际用途，在Quartus II软件环境中可以使用两片该芯片创建一个简单的四位串行输入并行输出(SIPO)移位寄存器：

1. 将一片74LS74的第一个触发器设置为主单元，第二个作为次级；
2. 连接第一个触发器的Q输出至下一个触发器的数据输入线；
3. 所有四个触发器共享同一个时钟源；
4. 使用外部控制线路管理清零(CLR)操作以初始化状态；
5. 数据序列依次加载入最左侧的D端，并随着每次时钟跳变逐步右移到其他位置上显示出来。

module SIPO_shift_register (
    input wire clk,
    input wire clr,
    input wire serial_in,
    output reg [3:0] parallel_out
);
always @(posedge clk or posedge clr)
begin
if(clr)
parallel_out <= 4'b0;
else
parallel_out <= {serial_in, parallel_out[3:1]};
end
endmodule

此Verilog代码片段定义了一个四比特宽的SIPO结构，其中`clk`代表时钟信号，`clr`用于清除内部存储的内容，`serial_in`接收要被转移的数据流，最后由`parallel_out`提供最终的结果集。

#### 测试方法
对于上述设计可以通过施加不同模式下的时钟周期来进行验证。具体来说就是改变输入端的高低电压组合形式来看是否能够得到预期的行为表现。例如给定一系列连续的‘1’或随机产生的伪噪声样本来观察它们经过处理后的形态特征。