sv 中 parameter的声明

在SystemVerilog中，parameter是一种常量，用于在模块中定义常量值。parameter的声明方式如下：

parameter data_width = 8;

其中，data_width是parameter的名称，8是parameter的值。在模块中，可以使用parameter来定义常量值，例如：

module my_module #(parameter data_width = 8) (
  input logic [data_width-1:0] data_in,
  output logic [data_width-1:0] data_out
);

在上述代码中，data_width被定义为一个parameter，并在模块的输入和输出端口中使用了该parameter。在实例化该模块时，可以通过#以order list的方式修改parameter的值，例如：

my_module #( .data_width(16) ) my_instance ( .data_in(data_in), .data_out(data_out) );

上述代码中，实例化了一个my_module模块，并将data_width的值修改为16。此外，也可以使用defparam赋值语句来修改parameter的值，例如：

defparam my_instance.data_width = 16;

上述代码中，使用defparam语句将my_instance模块的data_width值修改为16。需要注意的是，defparam语句必须在模块实例化之后使用。