vivado2018.1实现加法器

为了实现加法器，你需要按照以下步骤进行操作：
1. 打开Vivado软件并创建一个新工程。
2. 添加一个源文件，该文件应包含加法器的Verilog代码。
3. 综合设计以生成一个综合网表。
4. 实现设计以生成一个比特流文件。
5. 将比特流文件下载到FPGA板上进行验证。

具体的步骤如下：
1. 打开Vivado软件并创建一个新工程。在“Create Project”对话框中，输入工程名称和路径，然后选择FPGA型号和开发板。点击“Next”按钮，然后选择“RTL Project”并点击“Next”按钮。在“Add Sources”对话框中，选择“Create File”并输入文件名，然后选择“Verilog”作为文件类型。点击“Finish”按钮以创建一个新的源文件。
2. 在新的源文件中编写加法器的Verilog代码。例如，以下是一个简单的4位加法器的代码：

module adder(input [3:0] a, input [3:0] b, output reg [4:0] sum);
always @ (a or b)
begin
    sum = a + b;
end
endmodule

3. 综合设计以生成一个综合网表。在Vivado软件中，选择“Flow Navigator”窗格中的“Run Synthesis”选项。等待综合完成后，可以在“Synthesized Design”窗格中查看综合报告。
4. 实现设计以生成一个比特流文件。在Vivado软件中，选择“Flow Navigator”窗格中的“Run Implementation”选项。等待实现完成后，可以在“Implemented Design”窗格中查看实现报告。
5. 将比特流文件下载到FPGA板上进行验证。在Vivado软件中，选择“Flow Navigator”窗格中的“Generate Bitstream”选项。等待比特流文件生成后，将FPGA板连接到计算机并下载比特流文件。在FPGA板上验证加法器的功能。