写一个D触发 复位信号为1时 复位

以下是一个简单的Verilog HDL代码段，描述了一个带有复位信号的D触发器，当复位信号为1时，D触发器被复位，输出Q被置为0：

module dff_rst (
  input clk,        // 时钟信号
  input rst,        // 复位信号
  input d,          // 输入信号
  output reg q      // 输出信号
);

  always @(posedge clk) begin
    if (rst) begin   // 当复位信号为1时，D触发器被复位
      q <= 1'b0;
    end else begin
      q <= d;        // 否则，D触发器根据输入信号更新状态
    end
  end

endmodule

在上述代码中，通过always块和posedge关键字描述了时钟触发边沿，当时钟上升沿到来时，根据复位信号rst的状态来决定是否进行复位操作。如果rst为1，那么输出信号q被置为0，否则根据输入信号d来更新输出信号q的状态。