uvm 寄存器模型 set

时间: 2023-12-15 08:10:17 浏览: 39
在 UVM 中,寄存器模型通常由一个或多个类表示。每个类代表一个寄存器或一组寄存器,并包含用于配置和控制寄存器的方法和属性。其中一个重要的类是 `uvm_reg_block`,它代表一个寄存器块,可以包含多个寄存器。在 `uvm_reg_block` 中,使用 `add_reg()` 方法添加寄存器,使用 `get_reg_by_name()` 或 `get_reg_by_offset()` 方法获取寄存器。然后,在创建寄存器时,可以使用 `uvm_reg` 类来表示单个寄存器,该类包含以下方法: - `configure()`:用于配置寄存器的各个字段 - `write()`:用于向寄存器写入一个值 - `read()`:用于从寄存器中读取一个值 - `poke()`:用于向寄存器写入一个值,但不会触发任何回调或通知 - `peek()`:用于从寄存器中读取一个值,但不会触发任何回调或通知 使用 `uvm_reg_field` 类来表示寄存器中的单个字段,该类包含以下方法: - `configure()`:用于配置字段的位宽、访问权限等 - `set()`: 用于设置字段的值 - `get()`: 用于获取字段的值 在对寄存器进行读写时,UVM 会触发各种回调和通知,以便测试人员可以对寄存器访问进行监视和调试。例如,在 `uvm_reg` 中,可以使用以下方法注册回调: - `add_pre_write_callback()`: 在写入寄存器之前调用的回调 - `add_post_write_callback()`: 在写入寄存器之后调用的回调 - `add_pre_read_callback()`: 在读取寄存器之前调用的回调 - `add_post_read_callback()`: 在读取寄存器之后调用的回调 这些回调可以用于验证寄存器访问、生成日志消息等。

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class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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