分别设计一个同步复位和异步复位的D触发器，要求复位信号reset为低时进行电路的复位操作，为高时进行电路操作，写出其verilog代码，并写出其测试激励

以下是同步复位D触发器的Verilog代码和测试激励：

module sync_reset_d_ff(
  input clk,
  input reset,
  input d,
  output reg q
);

always @(posedge clk) begin
  if (reset == 0) begin
    q <= 0;
  end else begin
    q <= d;
  end
end

endmodule

module sync_reset_d_ff_tb;

reg clk;
reg reset;
reg d;
wire q;

sync_reset_d_ff dut(
  .clk(clk),
  .reset(reset),
  .d(d),
  .q(q)
);

always #5 clk = ~clk;

initial begin
  clk = 0;
  reset = 1;
  d = 0;
  #10 reset = 0;
  #10 d = 1;
  #10 d = 0;
  #10 reset = 1;
  #10 reset = 0;
  #10 d = 1;
  #10 $finish;
end

endmodule

以下是异步复位D触发器的Verilog代码和测试激励：

module async_reset_d_ff(
  input clk,
  input reset,
  input d,
  output reg q
);

always @(posedge clk) begin
  if (reset == 1) begin
    q <= 0;
  end else begin
    q <= d;
  end
end

endmodule

module async_reset_d_ff_tb;

reg clk;
reg reset;
reg d;
wire q;

async_reset_d_ff dut(
  .clk(clk),
  .reset(reset),
  .d(d),
  .q(q)
);

always #5 clk = ~clk;

initial begin
  clk = 0;
  reset = 0;
  d = 0;
  #10 reset = 1;
  #10 reset = 0;
  #10 d = 1;
  #10 d = 0;
  #10 reset = 1;
  #10 reset = 0;
  #10 d = 1;
  #10 $finish;
end

endmodule

测试激励中，同步复位D触发器在reset为低时进行电路的复位操作；异步复位D触发器在reset为高时进行电路的复位操作。