verilog 16位乘法器

以下是一个16位乘法器的Verilog代码：

module Multiplier(input [15:0] a, b, output [31:0] result);

reg [15:0] a_reg, b_reg;
reg [31:0] result_reg;

always @ (a or b)
begin
a_reg = a;
b_reg = b;
result_reg = a_reg * b_reg;
end

assign result = result_reg;

endmodule

这个乘法器使用reg类型变量存储输入值和结果，并在always块中使用乘法运算符计算结果。最后，使用assign语句将结果输出到result端口。