计数器加译码器设计Verilog代码

以下是一个简单的计数器加译码器的 Verilog 代码：

module counter_decoder (
    input clk,         // 时钟信号
    input rst,         // 复位信号
    output reg [3:0] out // 输出信号
);

reg [3:0] cnt;          // 计数器寄存器

// 计数器递增
always @(posedge clk or posedge rst) begin
    if (rst) begin
        cnt <= 4'b0000;
    end else begin
        cnt <= cnt + 1;
    end
end

// 译码器
always @(cnt) begin
    case (cnt)
        4'b0000: out <= 7'b1000000;   // 数字 0
        4'b0001: out <= 7'b1111001;   // 数字 1
        4'b0010: out <= 7'b0100100;   // 数字 2
        4'b0011: out <= 7'b0110000;   // 数字 3
        4'b0100: out <= 7'b0011001;   // 数字 4
        4'b0101: out <= 7'b0010010;   // 数字 5
        4'b0110: out <= 7'b0000010;   // 数字 6
        4'b0111: out <= 7'b1111000;   // 数字 7
        4'b1000: out <= 7'b0000000;   // 数字 8
        4'b1001: out <= 7'b0010000;   // 数字 9
        default: out <= 7'b0000001;   // 显示 -
    endcase
end

endmodule

该模块包含一个计数器和一个译码器。计数器递增，并且其值用于译码器的 case 语句来确定输出信号。在此示例中，译码器将数字 0 到 9 和一个减号显示出来，使用 7 个段式 LED 显示器。