基于FPGA的数字秒表的设计与实现​​​​​​​​ 请设计一个模块，利用Verilog HDL语言编写程序实现一个数字秒表的逻辑功能，要求利用4个数码管实现动态显示时间，时间范围为0~9999，每秒自动加1，精度为1S。并且可以通过3个按键控制秒表的开始和暂停以及对秒表的复位操作。 按键说明：按“开始”按键，开始计数，数码管显示从0开始每秒自动加1，当增加到9999时，蜂鸣器报警提示。按“复位”按键后系统复位，数码管显示显示0。按“暂停”按键时系统暂停计

数，数码管停止显示，再次按下“开始”按键时，系统恢复计数，数码管继续显示。下面是基于FPGA的数字秒表的设计与实现的Verilog HDL代码：

module stopwatch(
    input clk,
    input start,
    input pause,
    input reset,
    output [3:0] seg,
    output [3:0] an
    );
    
    reg [13:0] count;
    reg [3:0] second;
    reg [3:0] minute;
    reg [3:0] hour;
    reg [1:0] state;
    reg beep;
    
    parameter IDLE = 2'b00;
    parameter RUNNING = 2'b01;
    parameter PAUSED = 2'b10;
    
    always @(posedge clk) begin
        
        if(reset) begin
            count <= 0;
            second <= 0;
            minute <= 0;
            hour <= 0;
            state <= IDLE;
            beep <= 0;
        end
        
        else if(state == RUNNING) begin
            if(count == 50000000) begin
                count <= 0;
                second <= second + 1;
                
                if(second == 60) begin
                    second <= 0;
                    minute <= minute + 1;
                end
                
                if(minute == 60) begin
                    minute <= 0;
                    hour <= hour + 1;
                end
                
                if(hour == 24) begin
                    hour <= 0;
                end
                
                if(second == 0) begin
                    beep <= 1;
                end
            end
            
            else begin
                count <= count + 1;
            end
        end
        
        else if(state == PAUSED) begin
            beep <= 0;
        end
        
        else begin
            count <= 0;
            second <= 0;
            minute <= 0;
            hour <= 0;
            beep <= 0;
        end
    end
    
    always @(state, count, start, pause) begin
        
        if(start && state == IDLE) begin
            state <= RUNNING;
        end
        
        else if(pause && state == RUNNING) begin
            state <= PAUSED;
        end
        
        else if(start && state == PAUSED) begin
            state <= RUNNING;
        end
        
        else if(reset) begin
            state <= IDLE;
        end
    end
    
    always @(state, second, minute, hour, beep) begin
        
        case(state)
            
            IDLE: begin
                seg <= 4'b0000;
                an <= 4'b1110;
            end
            
            RUNNING, PAUSED: begin
                if(beep) begin
                    seg <= 4'b1111;
                end
                else begin
                    case(an)
                        
                        4'b1110: seg <= {hour[1], hour[0], 4'b1010};
                        4'b1101: seg <= {minute[1], minute[0], 4'b1010};
                        4'b1011: seg <= {second[1], second[0], 4'b1010};
                        
                    endcase
                    
                    if(an == 4'b1011) begin
                        an <= 4'b1110;
                    end
                    else begin
                        an <= an - 1;
                    end
                end
            end
            
        endcase
    end
    
endmodule

这个数字秒表模块包含一个计数器，用来计算时间。当计数器达到50000000时，即1秒钟，将秒数加1，同时判断是否需要进位到分钟、小时。同时，当秒数为0时，蜂鸣器发出报警提示。模块还包含一个状态机，来控制秒表的开始、暂停和复位操作，以及数码管的显示。具体来说，当状态为IDLE时，数码管显示为0000；当状态为RUNNING或PAUSED时，数码管动态显示时间，并且蜂鸣器在秒数为0时报警；当状态为PAUSED时，数码管停止动态显示，但仍然显示当前时间；当状态为RESET时，数码管显示为0000。