Verilog中检测一个信号的上升沿和下降沿

在Verilog中，可以使用下面的代码来检测一个信号的上升沿和下降沿：

module edge_detection(
  input clk,
  input signal,
  output reg pos_edge,
  output reg neg_edge
);

reg signal_d1;

always @(posedge clk) begin
  signal_d1 <= signal;
  pos_edge <= (signal == 1'b1 && signal_d1 == 1'b0);
  neg_edge <= (signal == 1'b0 && signal_d1 == 1'b1);
end

endmodule

在这个例子中，我们使用了一个寄存器 `signal_d1` 来存储前一个时钟周期的信号值。然后，我们检查当前信号值和上一个时钟周期的信号值，以检测上升沿和下降沿。如果当前信号值为高电平（1）并且上一个时钟周期的信号值为低电平（0），则说明发生了上升沿；如果当前信号值为低电平（0）并且上一个时钟周期的信号值为高电平（1），则说明发生了下降沿。最后，我们将结果保存在输出寄存器 `pos_edge` 和 `neg_edge` 中。