100Mhz分频2hz verilog代码

下面是一个使用 Verilog 实现 100MHz 分频为 2Hz 的代码示例：

module clk_divider(
    input clk, // 输入时钟信号
    output reg div_clk // 输出分频后的时钟信号
);

reg [23:0] count;

always @(posedge clk) begin
    if (count == 25000000) begin
        count <= 0;
        div_clk <= ~div_clk; // 取反得到 2Hz 的时钟信号
    end
    else begin
        count <= count + 1;
    end
end

endmodule

这里使用一个 24 位的计数器来计数 100MHz 的时钟信号，每计数到 25000000 就产生一次 2Hz 的时钟信号。`div_clk` 是输出端口，通过取反得到 2Hz 的时钟信号。

需要注意的是，这个代码示例并没有考虑时钟分频的准确性和稳定性，仅供参考。在实际设计中，需要根据具体的需求对时钟分频电路进行精细的设计和测试。