在systemverilog 中program 加不加 automatic 有什么区别
时间: 2023-04-02 13:04:31 浏览: 205
UltraEdit 使用的verilog 和systemverilog 代码加亮文件
在 SystemVerilog 中,program 关键字后面可以加上 automatic 关键字,也可以不加。如果不加 automatic 关键字,那么 program 就是一个静态的模块,它的实例化是在编译时完成的。如果加上 automatic 关键字,那么 program 就是一个动态的模块,它的实例化是在运行时完成的。加上 automatic 关键字的 program 可以在运行时动态地创建和销毁,可以更加灵活地控制程序的执行流程。
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