带异步复位与使能的D触发器时序电路代码

在数字电路设计中，带异步复位与使能的D型同步计数器是一种常见的电路结构，它允许数据输入（D输入），外部复位信号（RST）以及使能信号（EN）控制计数过程。以下是一个简单的Verilog代码示例，描述了这样一个基本的D触发器：

module d_ff_async_reset (
    input wire clk,           // 主时钟信号
    input wire rst,            // 异步复位信号
    input wire en,             // 使能信号
    input wire d,              // 数据输入
    output reg q                // 状态寄存器输出
);

always @(posedge clk or posedge rst) begin
    if (rst == 1)      // 当复位有效时，清零状态
        q <= 0;
    else if (en && !clk) // 当使能且非上升沿时更新状态（异步复位）
        q <= d;
    else                 // 其他情况保持当前状态不变
        q <= q;
end

endmodule

在这个模块中：
- `clk`是系统时钟输入。
- `rst`是异步复位信号，当其为高电平时，触发状态置零。
- `en`是使能信号，当它为高电平并且时钟不下降沿到来时，D输入的数据会写入状态寄存器。
- `d`是D输入，用于数据加载。
- `q`是状态寄存器的输出，表示当前状态。