带异步复位与使能的D触发器时序电路代码以及仿真测试程序

带异步复位与使能的D型触发器是一种常见的同步时序电路，它允许数据输入(D)只有在使能信号有效(En=1)并且复位信号无效(Rst=0)的情况下才被存储。以下是基本的Verilog代码实现：

module d_flip_flop_async_reset (
    input wire clk,
    input wire rst,
    input wire en,
    input wire d_in,
    output reg q_out
);

// D-type flip-flop with asynchronous reset
always @(posedge clk or posedge rst) begin
    if (rst == 1) // Reset logic
        q_out <= 0; // Clear Q output when RST is active
    else if (en && !rst) // Enable logic and non-reset condition
        q_out <= d_in; // Update Q output when En is high and RST is low
end

endmodule

对于这个电路的仿真测试，你可以创建一个Testbench文件，并设置不同的时钟周期、复位、使能和数据输入值来观察Q输出的变化。下面是一个简单的testbench示例：

module test_dff(
    d_flip_flop_async_reset UUT // Unit Under Test
);

reg [7:0] d_in;
wire rst, en;
integer i;

initial begin
    $dumpfile("dff_test.vcd");
    $dumpvars(0, UUT);
    
    rst = 1; // Initial reset state
    #50 rst = 0; // Apply reset pulse
    
    for (i = 0; i < 8; i++) begin
        d_in = i;
        
        #10 en = 1; // Set enable
        #10 en = 0; // Disable
        
        #20 $display("Clock cycle %d: D = %b, Q = %b", i, d_in, UUT.q_out);
    end
    
    forever #50; // Run simulation indefinitely
end

endmodule

在完成仿真后，你可以通过波形分析工具查看触发器的状态变化是否符合预期。