用verliog语言编写4位全加器

以下是用 Verilog 语言编写的 4 位全加器的代码：

module full_adder_4bit(A, B, Cin, Sum, Cout);

input [3:0] A;
input [3:0] B;
input Cin;
output [3:0] Sum;
output Cout;

wire [3:0] c;

full_adder fa0(A[0], B[0], Cin, Sum[0], c[0]);
full_adder fa1(A[1], B[1], c[0], Sum[1], c[1]);
full_adder fa2(A[2], B[2], c[1], Sum[2], c[2]);
full_adder fa3(A[3], B[3], c[2], Sum[3], Cout);

endmodule

module full_adder(A, B, Cin, Sum, Cout);

input A, B, Cin;
output Sum, Cout;

wire c1, c2;

xor gate1(Sum, A, B);
and gate2(c1, A, B);
and gate3(c2, Cin, Sum);
or gate4(Cout, c1, c2);

endmodule

上述代码中，全加器由四个 1 位全加器组成。每个 1 位全加器由一个 XOR 门、两个 AND 门和一个 OR 门组成。4 位全加器的输出是 4 位的和和一个进位标志位。