用Verilog语言编写一个半加器和全加器

在Verilog语言中，半加器和全加器都是基本的数字逻辑模块，用于二进制数的加法运算。下面我会分别简要描述它们的结构。

**半加器（Half Adder）：**
半加器负责两个位的简单相加，结果包括一个和（Sum）以及一个进位（Carry）。它通常由两个输入A、B和两个输出S（Sum）、C（Carry），其Verilog代码可能如下：

module half_adder (
    input wire A,
    input wire B,
    output reg [1:0] S, // 十进制表示为 {sum, carry}
    output reg C
);
    assign S = A ^ B;   // XOR操作得到和S
    assign C = (A & B); // AND操作得到进位C
endmodule

**全加器（Full Adder）：**
全加器则是半加器的一个升级版，除了处理A和B之外，还考虑了来自上一阶段的进位（Previous Carry，PC）。它的输出包含一个和（Sum）、一个新的进位（Carry Out）和一个从高位到低位的进位（Carry In）。Verilog代码如下：

module full_adder (
    input wire A,
    input wire B,
    input wire PC, // 上一进位
    output reg [1:0] S, // 和
    output reg C_out  // 新进位
);
    assign S = A ^ B ^ PC; // XOR操作得到和S
    assign C_out = (A & B) | (PC & B); // OR操作得到新的进位C_out
endmodule