半加器和全加器verilog

半加器和全加器是数字逻辑电路的基础模块，它们用于执行二进制数的简单算术运算。

1. **半加器** (Half Adder)：它只计算两个输入位的和（无进位），以及这两个位的进位结果。半加器有三个输出：S（Sum）、C（Carry）。当A和B相加时，S表示A XOR B的结果，C表示(A AND B) OR (A AND NOT B) OR (NOT A AND B)的结果，即低位进位。

2. **全加器** (Full Adder)：相比于半加器，全加器增加了对进位的处理，可以同时处理两个输入位和一个来自更高位的进位。全加器有四个输出：S（Sum）、Cout（Carry out，向更高位传递的进位），A、B（相当于半加器的两个输入）。全加器的S等于A加上B再加上来自上一位的进位Cin，Cout则根据S的值决定是否需要向前一位传递进位。

在Verilog设计语言中，你可以使用门级描述（如AND、OR、XOR等）或者结构化描述（如assign语句）来实现这些逻辑功能。例如，使用结构化描述：

module half_adder (
    input wire A, B,
    output reg S, C
);
    assign S = A ^ B;
    assign C = (A & B) | (A & ~B) | (~A & B);
endmodule

module full_adder (
    input wire Cin, A, B,
    output reg S, Cout
);
    wire Sum_intermediate; // 中间变量
    half_adder h1(.A(A), .B(B), .S(Sum_intermediate), .C(C));
    assign Cout = Sum_intermediate ^ Cin;
endmodule