全加器半加器verilog代码

全加器和半加器是数字逻辑设计的基础模块，它们用于处理二进制位级别的加法操作。以下是使用Verilog语言编写的简单全加器和半加器的示例代码：

**半加器（Half Adder） Verilog 代码：**

module half_adder (
    input [1:0] a, b, // 输入
    output reg sum, carry_out // 输出结果和进位
);

// 半加器函数实现
always @(*) begin
    sum = a ^ b;   // 两个输入异或的结果
    carry_out = (a & b); // 两个输入按位与的结果，作为进位输出
end

endmodule

**全加器（Full Adder） Verilog 代码：**

module full_adder (
    input [1:0] a, b, c_in, // 输入
    output reg sum, carry_out // 输出结果和进位
);

// 全加器函数实现
always @(*) begin
    sum = a ^ b ^ c_in; // 三个输入异或的结果
    carry_out = (a & b) | (b & c_in) | (c_in & a); // 三者按位与的结果，作为进位输出
end

endmodule

在实际应用中，你可以将这两个模块连接起来构成更复杂的加法器。