用verilog语言书写，半加器和全加器组合成一个两位半加器的代码

在Verilog语言中，我们可以编写模块来构建半加器（Half Adder）和全加器（Full Adder），然后组合它们来形成一个两位半加器。这是一个简单的示例：

首先，我们先定义半加器模块（HalfAdder）：

module HalfAdder (
    input [0:1] A, B, // 输入数据
    output reg [1:0] sum, // 和
    output reg carry_out // 进位输出
);
    always @* begin
        if (A & B) begin
            sum[0] = 1'b1;
        end else {
            sum[0] = 'b0;
        }
        carry_out = A ^ B; // XOR运算得到进位
    end
endmodule

接着，定义全加器模块（FullAdder）：

module FullAdder (
    input [0:1] A, B, Cin,
    output reg [1:0] sum, // 和
    output reg Cout // 携带进位输出
);
    wire half_sum; // 半加器的和
    wire half_carry; // 半加器的进位

    HalfAdder half1(A, B, half_sum, half_carry); // 第一个半加器
    HalfAdder half2(half_sum, Cin, sum, Cout); // 第二个半加器，输入来自上一步的和和进位
endmodule

最后，创建一个模块来组合两个全加器组成一个两位半加器：

module TwoBitHalfAdder (
    input [0:1] A, B,
    output reg [1:0] sum, // 两位置换后的和
    output reg carry_out // 两级进位输出
);
    wire full_sum_0, full_carry_0;
    FullAdder fa0(A[0], B[0], full_sum_0, full_carry_0);

    wire full_sum_1, full_carry_1;
    FullAdder fa1(full_sum_0, full_carry_0, A[1], B[1], full_sum_1, full_carry_1);

    assign sum = {full_sum_1, full_sum_0}; // 合并两个全加器的结果
    assign carry_out = full_carry_1; // 最终的进位输出
endmodule