都用Verilog语言编写

在Verilog语言中，无论是半加器还是全加器，都是通过定义输入、输出变量和组合逻辑或状态机来实现基本算术运算的。下面是用Verilog分别构建半加器和全加器的简单例子：

**半加器 (Half Adder):**

module half_adder(
    input wire a, b,   // 输入数据
    output reg sum, c_in, // 输出结果及进位输入
    output wire c_out    // 进位输出
);

// 半加器组合逻辑
always @(*) begin
    if (a & b) begin
        sum <= 0;      // 当两个输入相同时，和为0
        c_out <= 1;    // 进位输出为1
    end else begin
        sum <= a ^ b;   // 或者异或操作得到和
        c_out <= a & b; // 进位由两个输入的与值决定
    end
end

endmodule

**全加器 (Full Adder):**

module full_adder(
    input wire a, b, cin,  // 输入数据和进位
    output reg s, cout   // 和及进位输出
);

// 全加器组合逻辑
always @(*) begin
    s <= a ^ b ^ cin;  // 三个输入的异或作为和
    cout <= (a & b) | (cin & s); // 进位计算：旧进位加上新输入的乘积
end

endmodule

在以上代码中，`reg`用于存储中间结果，而`wire`用于连接外部信号。`@(*)`表示该任务对所有时刻都有效。