使用VerilogHDL语言设计一个8LED跑马灯控制电路，能够对8个LED灯进行4种点亮模式周期循环控制，跑马灯点亮要求实现四种模式，即： （1）从左到右移位点亮LED; （2）从右到左移位点亮LED; (3) 从两边到中间移位点亮LED; (4) 从中间到两边移位点亮LED；要求采用Moore型状态机实现模式控制，分别采用S0,S1,S2,S3 四种状态对应四种不同的移位点亮模式。与上面提到的方式都不一样

以下是一个基于Moore型状态机的VerilogHDL代码，可以实现8个LED灯的4种点亮模式周期循环控制：

module led_ctrl(
    input clk,
    input rst,
    output reg [7:0] led
);

// 定义状态枚举类型
typedef enum {S0, S1, S2, S3} state;

// 定义状态寄存器和输出寄存器
reg [1:0] state_reg;
reg [2:0] out_reg;

// 定义状态转移逻辑
always @(posedge clk, posedge rst) begin
    if (rst) begin
        state_reg <= S0;
    end else begin
        case (state_reg)
            S0: begin
                state_reg <= S1;
            end
            S1: begin
                state_reg <= S2;
            end
            S2: begin
                state_reg <= S3;
            end
            S3: begin
                state_reg <= S0;
            end
        endcase
    end
end

// 定义输出逻辑
always @(state_reg) begin
    case (state_reg)
        S0: begin
            out_reg <= 3'b001;
        end
        S1: begin
            out_reg <= 3'b010;
        end
        S2: begin
            out_reg <= 3'b100;
        end
        S3: begin
            out_reg <= 3'b010;
        end
    endcase
end

// 定义LED控制逻辑
always @(posedge clk, posedge rst) begin
    if (rst) begin
        led <= 8'b00000000;
    end else begin
        case (out_reg)
            3'b001: begin
                led <= {led[6:0], 1'b0};
            end
            3'b010: begin
                led <= {1'b0, led[7:1]};
            end
            3'b100: begin
                led <= 8'b00011000;
            end
        endcase
    end
end

endmodule

在上面的VerilogHDL代码中，我们首先定义了一个状态枚举类型，包含四种状态：S0、S1、S2、S3。然后定义了一个状态寄存器和一个输出寄存器，分别用来存储当前状态和控制LED的输出信号。

接着，我们使用always块来实现状态转移逻辑。在每个时钟上升沿和复位时，根据当前状态判断下一个状态应该是什么，并将其存储到状态寄存器中。

然后，我们使用另一个always块来实现LED控制逻辑。在每个时钟上升沿和复位时，根据当前状态和输出寄存器的值，计算出应该点亮哪些LED，并将结果存储到LED输出端口中。

最后，我们在模块中定义了三个输入输出端口：时钟信号clk、复位信号rst和8个LED灯的输出信号led。可以根据需要来连接它们。