Verilog 实现正弦波信号发生器幅度可调

下面是一个Verilog实现正弦波信号发生器的代码，可调整幅度：

module sine_wave_gen (
    input clk, // 时钟信号
    input rst, // 复位信号
    input [7:0] amplitude, // 幅度调节信号，8位
    output reg [7:0] sine_wave // 正弦波输出，8位
);

reg [15:0] phase; // 相位寄存器，16位，用于计算正弦波数据
reg [7:0] sin_lut [0:255]; // 正弦表，256个值，每个值8位

assign sine_wave = sin_lut[phase[15:8]]; // 输出正弦波

always @(posedge clk or posedge rst) begin
    if (rst) begin
        phase <= 0;
    end else begin
        phase <= phase + amplitude; // 根据幅度值调整每个时钟周期的相位增量
    end
end

// 生成正弦表，每个值8位
initial begin
    for (int i = 0; i < 256; i = i + 1) begin
        sin_lut[i] = $cast<int>(256.0 + 255.0 * sin((2.0 * $pi * i) / 256.0));
    end
end

endmodule

代码中，使用一个正弦表来生成正弦波数据。每个时钟周期，根据幅度值调整相位增量，从而调整正弦波的幅度。可以通过修改幅度调节信号的值来控制正弦波的幅度大小。