在Quartus中编写程序：输出给定四个数（四位宽度）中最大和最小的数，用数据流描述方式实现

在Quartus II（ Altera 的 FPGA 开发工具）中，你可以使用Verilog 或 VHDL 这样的硬件描述语言(HDL) 来编写这样的程序。这里我会提供一个简单的VHDL示例，因为VHDL更侧重于数据流处理：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity max_min_finder is
    Port ( 
        input : in std_logic_vector(3 downto 0); -- 四位输入数据
        max_output : out std_logic_vector(3 downto 0), -- 最大值输出
        min_output : out std_logic_vector(3 downto 0)   -- 最小值输出
    );
end entity max_min_finder;

architecture Behavioral of max_min_finder is
begin
    process(input)
    begin
        max_output <= to_std_logic_vector(input(3 downto 0)); -- 初始假设第一个数是最大的
        min_output <= to_std_logic_vector(input(3 downto 0));

        for i in 0 to 3 loop
            if input(i) > max_output(i) then
                max_output(i downto 0) <= input(i downto 0);
            end if;
            if input(i) < min_output(i) then
                min_output(i downto 0) <= input(i downto 0);
            end if;
        end loop;
    end process;
end Behavioral;

在这个设计中，我们创建了一个名为`max_min_finder`的实体，它接收四个输入信号`input`并输出两个值`max_output`和`min_output`。在Behavioral架构中，我们用一个进程对输入逐位比较，更新`max_output`和`min_output`。