实现一个循环左移和循环右移功能的8位串入并出移位寄存器的代码

以下是一个循环左移和循环右移功能的8位串入并出移位寄存器的 Verilog 代码示例：

module shift_register (
  input clk,       // 时钟信号
  input rst,       // 复位信号
  input [7:0] din, // 8位串输入信号
  input shift,     // 移位控制信号
  output [7:0] dout // 8位串输出信号
);

reg [7:0] reg_data; // 移位寄存器

always @(posedge clk) begin
  if (rst) begin
    reg_data <= 8'b0; // 复位移位寄存器
  end
  else if (shift) begin
    // 循环左移操作
    reg_data <= {reg_data[6:0], reg_data[7]};
  end
  else begin
    // 循环右移操作
    reg_data <= {reg_data[0], reg_data[7:1]};
  end
end

assign dout = reg_data; // 输出移位寄存器中的数据

endmodule

在这个代码中，我们使用了一个 always 块来实现移位寄存器的移位操作。当复位信号 rst 为高电平时，移位寄存器将被清零。当移位控制信号 shift 为高电平时，将执行循环左移操作，否则将执行循环右移操作。最后将移位寄存器中的数据输出到 8 位串输出信号 dout 中。