立即数扩展模块的Verilog仿真激励文件

以下是一个简单的立即数扩展模块的Verilog仿真激励文件示例：

`timescale 1ns/1ns

module immediate_extension_tb;
  
  reg [15:0] opcode;
  reg [15:0] immediate;
  wire [31:0] extended_immediate;
  
  immediate_extension uut (
    .opcode(opcode),
    .immediate(immediate),
    .extended_immediate(extended_immediate)
  );
  
  initial begin
    opcode = 16'h0000; // Add immediate opcode
    immediate = 16'h0001; // Immediate value to add
    #10;
    $display("Extended immediate value: %d", extended_immediate);
    
    opcode = 16'h0001; // Subtract immediate opcode
    immediate = 16'h0002; // Immediate value to subtract
    #10;
    $display("Extended immediate value: %d", extended_immediate);
    
    // Continue with other opcode/immediate combinations
    // ...
    
    $finish;
  end
  
endmodule

在这个示例中，我们实例化了一个 `immediate_extension` 模块，并将其输入端口 `opcode` 和 `immediate` 连接到测试激励的 `reg` 变量上。输出端口 `extended_immediate` 连接到一个 `wire` 变量上，以便我们可以在仿真结束后查看模块的输出。

在仿真开始时，我们设置 `opcode` 和 `immediate` 的值，并且等待一些时间以让模块完成计算。随后，我们使用 `$display` 函数打印输出端口 `extended_immediate` 的值。然后，我们改变 `opcode` 和 `immediate` 的值，并再次等待一段时间，以便模块完成计算，并打印新的输出值。我们可以在这个过程中不断重复，以测试模块对不同输入的响应。

请注意，这只是一个简单的示例，实际的测试激励文件可能更加复杂，包括更多的操作和输入组合。