CPU寄存器组的设计建议用文本输入方式设计。寄存器组中包括4个8位通用寄存器(R0~ R3)和1个8位专用寄存器PC。8位通用寄存器只有读/写功能，其操作控制信号可参考表3。8位专用寄荐器PC具有预置、加一、减一和清零功能。通用寄存器组和PC的控制信号是独立的，这样便于实现并行处理。程序计 数器PC的清零操作由复位信号RST单独控制。

为了更好地设计CPU寄存器组，可以考虑使用Verilog HDL语言来描述寄存器组的行为。以下是可能的Verilog代码实现：

module RegisterFile(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [1:0] read_addr, // 读地址
    input [1:0] write_addr, // 写地址
    input [7:0] write_data, // 写数据
    input we, // 写使能信号
    output [7:0] read_data // 读数据
);

reg [7:0] regs [0:3]; // 4个通用寄存器
reg [7:0] pc; // 程序计数器

always @(posedge clk) begin
    if(rst) begin // 复位
        for(int i = 0; i < 4; i = i + 1) begin
            regs[i] <= 8'h00; // 所有通用寄存器清零
        end
        pc <= 8'h00; // 程序计数器清零
    end else begin
        if(we) begin // 写操作
            regs[write_addr] <= write_data;
        end
        read_data <= regs[read_addr]; // 读操作
        if(pc == 8'hFF) begin // 达到最大地址
            pc <= 8'h00; // 程序计数器清零
        end else begin
            if(pc == 8'hFE) begin // 达到次最大地址
                pc <= pc + 2; // 跳过中断向量表
            end else begin
                pc <= pc + 1; // 加1
            end
        end
    end

end

endmodule

上述Verilog代码中，使用了一个4元素数组`regs`来存储4个通用寄存器的值，使用一个`reg`类型变量`pc`来存储程序计数器的值。时钟信号`clk`和复位信号`rst`被用于控制寄存器的行为。`read_addr`和`write_addr`用于指定读/写的寄存器地址，`write_data`表示写入的数据值，`we`表示写使能信号。`read_data`表示从寄存器中读取的数据值。

在时钟上升沿的时候，首先判断是否需要复位，如果需要则将所有通用寄存器和程序计数器清零。然后，如果`we`为1，则将`write_data`写入到`write_addr`指定的寄存器中。接着，读取`read_addr`指定的寄存器的值，并将其赋值给`read_data`。最后，程序计数器根据当前的值进行加1、减1、清零等操作。

这样，我们就实现了一个简单的CPU寄存器组。其中，通用寄存器和程序计数器的控制信号是独立的，可以实现并行处理。同时，Verilog HDL语言的使用，也可以方便地进行仿真和综合等操作。