用 VHDL 语言设计 8 位数码扫描显示电路，外部输入 8 个待显示的十六进制数

以下是一个基本的 8 位数码扫描显示电路的 VHDL 设计：

entity display is
    port (
        clk: in std_logic; -- 时钟信号
        reset: in std_logic; -- 复位信号
        input: in std_logic_vector(7 downto 0); -- 外部输入的 8 个十六进制数
        dp: out std_logic; -- 数码管小数点控制信号
        anode: out std_logic_vector(7 downto 0); -- 数码管阳极控制信号
        segment: out std_logic_vector(7 downto 0) -- 数码管段选控制信号
    );
end display;

architecture Behavioral of display is

    signal counter: integer range 0 to 3 := 0; -- 用于扫描显示的计数器
    signal digit: integer range 0 to 7 := 0; -- 当前显示的数码管的编号
    signal hex_value: std_logic_vector(3 downto 0); -- 当前显示的十六进制数
    
    -- 数码管显示表，包含了十六进制数 0~F 的每个数码管段选控制信号
    type display_table is array (15 downto 0) of std_logic_vector(7 downto 0);
    constant display_table_value: display_table := (
        "00000011", -- 0
        "10011111", -- 1
        "00100101", -- 2
        "00001101", -- 3
        "10011001", -- 4
        "01001001", -- 5
        "01000001", -- 6
        "00011111", -- 7
        "00000001", -- 8
        "00011001", -- 9
        "00010001", -- A
        "11000001", -- B
        "01100011", -- C
        "10000101", -- D
        "01100001", -- E
        "01110001"  -- F
    );

begin

    -- 时钟信号和复位信号的处理
    process (clk, reset)
    begin
        if reset = '1' then -- 复位
            counter <= 0;
            digit <= 0;
            hex_value <= (others => '0');
            dp <= '0';
            anode <= (others => '0');
            segment <= (others => '0');
        elsif rising_edge(clk) then -- 时钟上升沿
            counter <= counter + 1;
            if counter > 3 then -- 每 4 个时钟周期扫描一次
                counter <= 0;
                digit <= digit + 1;
                if digit > 7 then -- 显示完 8 个数码管后重新开始
                    digit <= 0;
                end if;
            end if;
        end if;
    end process;

    -- 外部输入信号的处理
    process (input)
    begin
        hex_value <= input(3 downto 0); -- 取出当前显示的十六进制数
    end process;

    -- 数码管显示信号的处理
    process (digit, hex_value)
    begin
        segment <= display_table_value(to_integer(unsigned(hex_value))); -- 根据当前显示的十六进制数设置数码管段选控制信号
        case digit is
            when 0 => anode <= "11111110"; -- 数码管 0
            when 1 => anode <= "11111101"; -- 数码管 1
            when 2 => anode <= "11111011"; -- 数码管 2
            when 3 => anode <= "11110111"; -- 数码管 3
            when 4 => anode <= "11101111"; -- 数码管 4
            when 5 => anode <= "11011111"; -- 数码管 5
            when 6 => anode <= "10111111"; -- 数码管 6
            when 7 => anode <= "01111111"; -- 数码管 7
            when others => anode <= (others => '0');
        end case;
    end process;

    -- 数码管小数点控制信号的处理
    dp <= '0'; -- 默认不显示小数点

end Behavioral;

该设计中，计数器 `counter` 和数码管编号 `digit` 用于实现扫描显示。每经过 4 个时钟周期，计数器加 1，当计数器大于 3 时，表示当前显示的数码管已经显示了 1 个时钟周期，需要切换到下一个数码管。当数码管编号大于 7 时，表示已经显示完所有数码管，需要重新开始。

外部输入信号 `input` 是一个 8 位的二进制数，需要将其按照十六进制数的格式解析，取出当前需要显示的数值。具体实现中，将 `input` 的低 4 位作为当前显示的十六进制数，使用 `display_table_value` 数组将其对应的数码管段选控制信号赋值给 `segment`。

数码管阳极控制信号 `anode` 根据当前的数码管编号 `digit` 设置。具体实现中，当 `digit` 等于 0~7 时，将对应的数码管的阳极控制信号置为 0，其余数码管的阳极控制信号均为 1。

数码管小数点控制信号 `dp` 在本设计中默认不显示小数点。如果需要显示小数点，可以根据具体需求修改相应的逻辑。