将一组串行数据转为并行十位数存到存储器中的Verilog代码

以下是一个将串行数据转为并行十位数存到存储器中的Verilog代码示例：

module serial_to_parallel(
    input clk, //时钟信号
    input reset, //复位信号
    input serial_data, //串行数据输入信号
    output [9:0] parallel_data //并行十位数数据输出信号
);

reg [9:0] parallel_reg; //并行寄存器

always @(posedge clk or posedge reset) begin
    if (reset) begin
        parallel_reg <= 10'b0; //复位并行寄存器
    end
    else begin
        parallel_reg <= {parallel_reg[8:0], serial_data}; //将串行数据输入信号存入并行寄存器的最低位
    end
end

assign parallel_data = parallel_reg; //将并行寄存器输出到并行十位数数据输出信号

endmodule

在这个代码中，我们使用一个寄存器 `parallel_reg` 来存储输入的串行数据，并在每个时钟上升沿时将其存储到并行十位数数据输出信号 `parallel_data` 中。当 `reset` 信号为高电平时，我们将并行寄存器重置为 0。