用verilog语言实现16位全加器和16位全加器的testbench

下面是16位全加器的Verilog代码和对应的testbench：

16位全加器代码：

module full_adder_16bit(A, B, Cin, Sum, Cout);
    input [15:0] A, B;
    input Cin;
    output reg [15:0] Sum;
    output reg Cout;
    
    reg [15:0] temp_sum;
    
    always @ (A or B or Cin) begin
        temp_sum = A + B + Cin;
        Sum = temp_sum;
        Cout = temp_sum[16];
    end
    
endmodule

16位全加器testbench代码：

module full_adder_16bit_tb();
    reg [15:0] A, B;
    reg Cin;
    wire [15:0] Sum;
    wire Cout;
    
    full_adder_16bit uut(.A(A), .B(B), .Cin(Cin), .Sum(Sum), .Cout(Cout));
    
    initial begin
        A = 16'h1234;
        B = 16'h5678;
        Cin = 1'b0;
        
        #10;
        A = 16'hFFFF;
        B = 16'hFFFF;
        Cin = 1'b1;
        
        #10;
        A = 16'h0000;
        B = 16'h0000;
        Cin = 1'b1;
        
        #10;
        $finish;
    end
    
    always @(A or B or Cin) begin
        $display("A = %04h, B = %04h, Cin = %b, Sum = %04h, Cout = %b", A, B, Cin, Sum, Cout);
    end
    
endmodule

在testbench中，我们将A和B设置为16位的16进制数，Cin设置为1位二进制数。然后，我们通过改变输入信号来测试full_adder_16bit模块的行为，并使用$display语句来打印每个输入组合对应的输出值。