16位全加器的testbench代码

以下是一个16位全加器的testbench代码，使用Verilog语言编写：

module full_adder_tb;

  // Inputs
  reg [15:0] a, b, cin;
  
  // Outputs
  wire [15:0] sum, cout;
  
  // Instantiate the DUT
  full_adder dut (
    .a(a),
    .b(b),
    .cin(cin),
    .sum(sum),
    .cout(cout)
  );
  
  // Define clock period
  parameter PERIOD = 10;
  
  // Clock signal
  reg clk = 0;
  always #PERIOD/2 clk = ~clk;
  
  // Test case 1
  initial begin
    a = 16'h0000;
    b = 16'h0000;
    cin = 1;
    #PERIOD $display("a = %h, b = %h, cin = %h, sum = %h, cout = %h", a, b, cin, sum, cout);
  end
  
  // Test case 2
  initial begin
    a = 16'hFFFF;
    b = 16'hFFFF;
    cin = 0;
    #PERIOD $display("a = %h, b = %h, cin = %h, sum = %h, cout = %h", a, b, cin, sum, cout);
  end
  
  // Test case 3
  initial begin
    a = 16'hF0F0;
    b = 16'h0F0F;
    cin = 0;
    #PERIOD $display("a = %h, b = %h, cin = %h, sum = %h, cout = %h", a, b, cin, sum, cout);
  end
  
  // Test case 4
  initial begin
    a = 16'h1234;
    b = 16'h5678;
    cin = 1;
    #PERIOD $display("a = %h, b = %h, cin = %h, sum = %h, cout = %h", a, b, cin, sum, cout);
  end
  
endmodule

在上面的代码中，我们首先定义了输入信号a、b和cin，以及输出信号sum和cout。然后我们实例化了我们要测试的模块full_adder，并将输入信号和输出信号连接到该模块中。接下来，我们定义了时钟信号clk，并使用always块来生成一个周期为PERIOD的时钟信号。最后，我们定义了四个测试用例，每个测试用例对应于一组不同的输入信号，并在每个测试用例中显示输入和输出信号的值。当我们运行这个testbench时，它将自动运行这四个测试用例，并在仿真窗口中显示每个测试用例的结果。