Verilog 全加器代码和测试代码

Verilog全加器（Full Adder）是一个基本数字逻辑电路，用于将两个二进制位（A、B）和一个公共进位（ Cin）相加，并产生一个和（Sum）以及一个新的进位（ Cout）。下面是一个简单的Verilog模块代码示例：

module full_adder(
    input wire [1:0] A,
    input wire [1:0] B,
    input wire Cin,
    output reg [1:0] Sum,
    output wire Cout
);
    // 完成全加法逻辑
    assign Sum = (A ^ B) & Cin; // 使用异或（XOR）操作符
    assign Cout = (A & B) | (Cin & (A ^ B)); // 使用与（AND）、或（OR）操作符
endmodule

在这个代码里，`^` 表示异或运算，`&` 表示与运算，`|` 表示或运算。

接下来是一个简单的测试模块（Testbench），用于验证上述全加器模块的功能：

module test_full_adder;
    // 实例化全加器模块
    full_adder fa;

    // 测试数据
    reg [1:0] A = {0, 1}, B = {1, 0}, Cin = 0;
    wire [1:0] Sum, Cout;

    initial begin
        // 进行多次模拟循环，改变输入并检查输出是否正确
        for (int i = 0; i < 4; i++) begin
            #5 // 等待一段时间让信号稳定
            $display("A=%b B=%b Cin=%b Sum=%b Cout=%b", A, B, Cin, Sum, Cout);

            // 更新输入
            Cin = ~Cout;
            case(i)
                0: begin A = 0; B = 0; end
                1: begin A = 0; B = 1; end
                2: begin A = 1; B = 0; end
                3: begin A = 1; B = 1; end
            endcase
        end
        $finish; // 结束测试
    end

endmodule

在这个测试模块中，我们通过轮询改变 `A` 和 `B` 的值，同时改变 `Cin` 来检查 `Sum` 和 `Cout` 是否按预期计算。