verilog8位全加器仿真

以下是一个8位全加器的verilog代码和仿真：

module full_adder(
    input a,
    input b,
    input cin,
    output sum,
    output cout
);

assign sum = a ^ b ^ cin;
assign cout = (a & b) | (cin & (a ^ b));

endmodule

module eight_bit_adder(
    input [7:0] a,
    input [7:0] b,
    input cin,
    output [7:0] sum,
    output cout
);

wire [7:0] s;
full_adder fa0(a[0], b[0], cin, s[0], c0);
full_adder fa1(a[1], b[1], c0, s[1], c1);
full_adder fa2(a[2], b[2], c1, s[2], c2);
full_adder fa3(a[3], b[3], c2, s[3], c3);
full_adder fa4(a[4], b[4], c3, s[4], c4);
full_adder fa5(a[5], b[5], c4, s[5], c5);
full_adder fa6(a[6], b[6], c5, s[6], c6);
full_adder fa7(a[7], b[7], c6, s[7], cout);

assign sum = s;

endmodule

module eight_bit_adder_tb;

reg [7:0] a;
reg [7:0] b;
reg cin;
wire [7:0] sum;
wire cout;

eight_bit_adder eba(a, b, cin, sum, cout);

initial begin
    a = 8'b01101100;
    b = 8'b00110111;
    cin = 1'b0;
    #10;
    cin = 1'b1;
    #10;
    a = 8'b11110000;
    b = 8'b00001111;
    cin = 1'b0;
    #10;
    $finish;
end

endmodule

这个代码使用了一个 `full_adder` 模块和一个 `eight_bit_adder` 模块。 `eight_bit_adder` 模块通过实例化8个 `full_adder` 模块来实现8位加法器。 `eight_bit_adder_tb` 是一个测试台，用于模拟输入和输出。

以下是仿真波形图：


在这个仿真中，我们首先将 `a` 和 `b` 设置为 `01101100` 和 `00110111`，并将 `cin` 设置为 `0`。在10个时钟周期后，我们将 `cin` 设置为 `1`。然后，我们将 `a` 和 `b` 设置为 `11110000` 和 `00001111`，并将 `cin` 设置为 `0`。在10个时钟周期后，仿真结束。从波形图中可以看出，仿真结果与我们预期的结果相符。