累加器的verilog代码和testbench

累加器（Adder）是一种基本的数字逻辑电路，用于将两个或更多的输入信号相加以得到总和。在Verilog语言中，你可以编写一个模块来描述这个功能，通常包括输入端（如A、B）、输出端（SUM）以及可能的进位输出（COUT）。这里是一个简单的8位二进制全加器的例子：

module adder_8bit (
    input [7:0] A,
    input [7:0] B,
    output reg [7:0] SUM,
    output reg COUT
);
    always @* begin
        SUM = A + B;
        COUT = (A & B) ^ SUM; // XOR operation to generate carry
    end
endmodule

在这个例子中，`@*`表示always块里的代码会在任何时候改变输入值时立即执行。SUM通过直接相加A和B计算，而COUT则通过异或操作来确定是否需要进位。

对于测试 bench（也称为TB，Test Bench），它是一个单独的文件，用于驱动模块并验证其功能。下面是一个基本的测试bench示例，假设我们已经有一个名为`adder_8bit`的模块：

module test_adder_8bit();

reg [7:0] A, B, expected_sum;
wire [7:0] sum, cout;

adder_8bit uut ( .A(A), .B(B), .SUM(sum), .COUT(cout) );

initial begin
    // Test case 1: Simple addition (no carry)
    A = 5'b00100;
    B = 5'b11010;
    #10; // Wait for combinational logic to settle
    $assert(iseq(expected_sum, sum));

    // ... add more test cases here with different inputs and expected results

    // Terminate simulation
    $finish;
end

endmodule

在这个testbench中，我们创建了一个`adder_8bit`实例`uut`，并设置不同的输入值`A`和`B`，然后检查输出是否符合预期（`expected_sum`）。`#10`用于模拟时间延迟以便观察结果。