module DDS( input clk, input rst, input [7:0] freq_control, output reg [7:0] sine_wave);reg signed [7:0] phase_acc;reg [7:0] rom [0:255];parameter F_OUT_MAX = 5000; // 最大信号频率为5kHzparameter F_CLK = 1000000; // 时钟频率为1MHzparameter N_BITS = 8; // N的位数parameter M_BITS = 8; // M的位数integer i;// 生成ROM表initial begin for (i = 0; i < 256; i = i + 1) begin rom[i] = (2**8 - 1) * sin(2 * $pi * i / 256); endend// 计算频率控制字MFreg [N_BITS-1:0] N;reg [M_BITS-1:0] M;reg [15:0] MF;always @ (posedge clk or posedge rst) begin if (rst) begin phase_acc <= 0; end else begin N <= freq_control[N_BITS + M_BITS - 1 : M_BITS]; M <= freq_control[M_BITS - 1 : 0]; MF <= (N * F_OUT_MAX * (2**M_BITS)) / F_CLK; phase_acc <= phase_acc + MF; endend// 生成正弦波always @ (posedge clk or posedge rst) begin if (rst) begin sine_wave <= 0; end else begin sine_wave <= rom[phase_acc[7:0]]; endendendmodule这串代码中，哪个部分是累加器设计，哪个部分是频率控制字设计

这个代码中，累加器设计是这部分：

    if (rst) begin
        phase_acc <= 0;
    end else begin
        N <= freq_control[N_BITS + M_BITS - 1 : M_BITS];
        M <= freq_control[M_BITS - 1 : 0];
        MF <= (N * F_OUT_MAX * (2**M_BITS)) / F_CLK;
        phase_acc <= phase_acc + MF;
    end
end```

频率控制字设计是这部分：