用verilog写一个异步fifo

好的，下面是用Verilog实现的异步FIFO的代码：

module async_fifo(
    input clk,        // 时钟信号
    input rst,        // 复位信号
    input wr_en,      // 写使能信号
    input rd_en,      // 读使能信号
    input [7:0] data_in,  // 写入数据
    output reg [7:0] data_out,  // 读出数据
    output reg empty,      // FIFO空标志
    output reg full        // FIFO满标志
);

parameter WIDTH = 8;      // 数据宽度
parameter DEPTH = 16;     // FIFO深度

reg [WIDTH-1:0] fifo [DEPTH-1:0];  // FIFO存储器
reg [4:0] head;         // FIFO头指针
reg [4:0] tail;         // FIFO尾指针

// 写指针递增
always @ (posedge clk) begin
    if (rst) begin
        head <= 0;
    end else if (wr_en && !full) begin
        head <= head + 1;
    end
end

// 读指针递增
always @ (posedge clk) begin
    if (rst) begin
        tail <= 0;
    end else if (rd_en && !empty) begin
        tail <= tail + 1;
    end
end

// 写数据
always @ (posedge clk) begin
    if (rst) begin
        fifo <= 0;
    end else if (wr_en && !full) begin
        fifo[head] <= data_in;
    end
end

// 读数据
always @ (posedge clk) begin
    if (rst) begin
        data_out <= 0;
    end else if (rd_en && !empty) begin
        data_out <= fifo[tail];
    end
end

// FIFO空标志
always @ (*) begin
    if (rst) begin
        empty <= 1;
    end else if (head == tail) begin
        empty <= 1;
    end else begin
        empty <= 0;
    end
end

// FIFO满标志
always @ (*) begin
    if (rst) begin
        full <= 0;
    end else if (head+1 == tail) begin
        full <= 1;
    end else begin
        full <= 0;
    end
end

endmodule

这个异步FIFO使用了一个简单的循环队列来实现。我们使用`head`和`tail`两个指针来指示FIFO的头和尾，这两个指针会随着数据的读写而不断递增。`data_in`和`data_out`分别用来输入和输出数据，`wr_en`和`rd_en`分别表示写使能和读使能。`empty`和`full`分别表示FIFO是否为空和是否已满。