verilog分别编写带符号判断溢出和无符号不判断溢出的加减法

好的，以下是Verilog代码：

1. 带符号判断溢出的加减法

module signed_add_sub (
  input signed [31:0] a,
  input signed [31:0] b,
  input         cin,
  input         sub,
  output signed[31:0] result,
  output        cout,
  output        overflow
);

  reg signed [31:0] temp_result;
  reg            temp_cout;
  reg            temp_overflow;

  always @(*) begin
    if (sub) begin
      temp_result = a - b - cin;
      temp_cout   = ~(a - b - cin)[31];
      temp_overflow = ((a[31] == b[31]) && (a[31] != temp_result[31]));
    end
    else begin
      temp_result = a + b + cin;
      temp_cout   = (temp_result[31] | ((a[31] & b[31]) & ~temp_result[31]));
      temp_overflow = ((a[31] == b[31]) && (a[31] != temp_result[31]));
    end
  end

  assign result   = temp_result;
  assign cout     = temp_cout;
  assign overflow = temp_overflow;

endmodule

2. 无符号不判断溢出的加减法

module unsigned_add_sub (
  input [31:0] a,
  input [31:0] b,
  input        cin,
  input        sub,
  output [31:0] result,
  output       cout
);

  reg [31:0] temp_result;
  reg        temp_cout;

  always @(*) begin
    if (sub) begin
      temp_result = a - b - cin;
      temp_cout   = ~(a - b - cin)[31];
    end
    else begin
      temp_result = a + b + cin;
      temp_cout   = (temp_result[31] | ((a[31] & b[31]) & ~temp_result[31]));
    end
  end

  assign result = temp_result;
  assign cout   = temp_cout;

endmodule

这两个模块的输入和输出都有所不同。第一个模块输入的是带符号的a和b，还有进位cin和sub（sub为1时执行减法，为0时执行加法）。输出的是带符号的结果result、进位cout以及溢出标志overflow（当且仅当加法时，a和b符号相同而结果符号不同，或减法时，a和b符号不同而结果和被减数符号不同时，溢出标志才会被置1）。第二个模块输入的是无符号的a和b，还有进位cin和sub，输出的是无符号的结果result和进位cout，没有溢出标志。