溢出保护的减法器 verilog

以下是一个简单的溢出保护减法器的 Verilog 实现：

module subtractor (
  input signed [31:0] a,
  input signed [31:0] b,
  output reg signed [31:0] result,
  output reg overflow
);

always @(*) begin
  if (a < 0 && b > 0 && a - b < 0) begin
    overflow <= 1;
  end
  else if (a > 0 && b < 0 && a - b > 0) begin
    overflow <= 1;
  end
  else begin
    overflow <= 0;
  end
end

always @(a or b) begin
  if (overflow) begin
    result <= 32'h80000000; // 最小负数
  end
  else begin
    result <= a - b;
  end
end

endmodule

该减法器接受两个带符号的 32 位整数 a 和 b，如果 a - b 的结果超出了 32 位整数的范围，则将 overflow 置为 1，并输出最小负数 32'h80000000。否则，将 overflow 置为 0 并输出 a - b 的结果。