verilog if else

Verilog语言中if-else语句的语法如下：

if (condition) begin
    // statements to execute when condition is true
end
else begin
    // statements to execute when condition is false
end

其中，condition为一个条件表达式，如果该表达式的值为真，则执行if后面的语句，否则执行else后面的语句。需要注意的是，if和else后面的语句块可以是多条语句，需要用begin和end包围起来。

另外，Verilog语言中还有一种三目运算符，可以用来简化if-else语句的写法，其语法如下：

expression ? true_statement : false_statement;

其中，expression为一个条件表达式，如果该表达式的值为真，则执行true_statement，否则执行false_statement。需要注意的是，true_statement和false_statement只能是单条语句。